ABSTRACT
이 논문에서는 'CMOS 버퍼를 사용하고, 이 버퍼의 전원을 조절하는 방식' 으로 고성능의 DLL과 PLL을 설계하는 방법을 제안함.
charge pump의 전류와 regulating amplifier 의 출력 저항을 조정하여 넓은 주파수 범위에서 일정한 성능을 유지할 수 있도록 함. 제안한 loop은 넓은 대역폭, Constant damping factor, Large operating range, Low noise sensitivity 가 가능하다.
0.35 μm CMOS 공정에서 제작된 프로토타입은 10배 이상의 동작 범위를 가지며, 입력 신호를 1% 이내의 지터로 정확히 추적하는 성능을 보임.
Introduction
- 기존 PLL/DLL 의 문제점 :
PLL/DLL은 아날로그적인 특성을 가지므로, 대형 IC 내부에서 Semi - analog 블록과 통합할 때 원과 기판에서 발생하는 노이즈에 민감함.
- 기존 해결 방법 :
Supply 전압이 낮아지고 트랜지스터의 threshold voltage가 높아지는 최신 공정에 따라, regulated supply 를 controled voltage로 사용하여 지연을 제어하는 static CMOS gate variants 기반 버퍼가 선호된다.
- static CMOS gate variants 기반 버퍼의 장점 :
1. CMOS 기반이라 다양한 공정에서 구현 가능하며, 구조가 단순해서 설계가 단순하고 이식성이 뛰어남.
2. Supply Headroom 의 요구 사항이 낮아져 낮은 전압에서도 동작 가능 > 저전력 시스템 유리
- static CMOS gate variants 기반 버퍼의 단점 :
높은 control voltage-to-delay gain.
보통은 control voltage가 1% 변하면 delay도 1% 변화하기 떄문에, 해당 버퍼는 전압 변동이 작아도 delay 변동이 커서 작은 노이즈에도 민감해진다.
- static CMOS gate variants 기반 버퍼의 단점의 해결 방법 :
높은 이득이 있다면, 작은 전압 변화에도 시스템이 과하게 반응하므로, PLL/DLL의 Bandwidth를 인위적으로 낮춰서 안정성 확보함.
- PLL/DLL의 Bandwidth를 낮췄을 때 문제점 :
이론적 최대 Bandwidth보다 1~2 차수 낮은 Bandwidth를 가짐.
이는 3가지 문제점을 가진다.
1. Loop acquisition time (루프 획득 시간) 이 길어짐.
: 목표 주파수나 위상에 도달하는 데 더 오랜 시간이 걸림.
2. Phase error accumulation 이 심해짐.
: Bandwidth를 낮추면 위상 변화에 대한 적응 속도가 느려지고 위상 오차가 누적될 가능성이 커짐.
3. Operating range (동작 가능한 주파수 범위) 가 제한됨.
본 논문은 이러한 단점을 해결하는 기술을 논의한다.
제안된 PLL/DLL은 wide bandwidth, low noise sensitivity, short acquisition time, large operating range 를 가짐.
Delay Element Design
기존 regulated-supply 방식의 Voltage-Controlled Delay Line (VCDL) 및 Voltage-Controlled Oscillator (VCO) 설계는 buffer를 cascade로 연결한 구조이다. 각 buffer의 supply voltage는 VDD에 직접 연결하지 않고, high impedance element를 통해 VDD에 연결하여 전압 변동 영향을 줄이려 한다.
이 'high impedance element' 는 cascode current source 또는 linear second-order integrating regulator를 사용한다.
cascode current source는 높은 output impedance를 제공하여 supply voltage 변동을 차단하는 역할을 하고, linear second-order integrating regulator는 안정적인 전압 조절을 위해 사용된다.
virtual-supply 노드(VC)를 형성하여 VDD 변동을 격리하고, VSS와 VDD 간의 coupling을 최소화하여 delay buffer가 noise에 영향을 받지 않도록 설계되었는데, 이는 supply noise rejection을 높이는 효과가 있다.
하지만, supply noise rejection을 극대화시키려면 VC 노드에서 형성되는 pole의 주파수를 낮춰야 하므로, loop bandwidth가 낮아지는 문제가 발생한다. ( loop 안정성을 보장하기 위해 loop bandwidth를 제한해야 하는 문제 )
'기존 설계의 trade-off: noise rejection을 증가시키면 loop bandwidth가 감소함.'
즉, 본 논문에서 제안하는 설계는 ' single-pole regulating amplifier를 사용하여, noise rejection과 loop bandwidth 간의 trade-off를 해결' 하는 것이다.
기존 방식과 달리 single-pole regulating amplifier를 적용하여, noise rejection 성능을 유지하면서도 전체 loop bandwidth를 희생하지 않도록 한다.
- 제안된 VCDL/VCO 설계
control voltage Vcp가 simple regulating amplifier를 구동하며, 이 증폭기가 delay element의 virtual supply Vc 를 생성함.
( delay element는 반드시 inverter일 필요는 없으며, supply voltage 변화에 따라 delay가 변하는 모든 CMOS gate 또는 differential element를 사용할 수 있음.)
Time delay (TD)는 delay buffer의 output time constant에 비례한다.
( C LD = delay buffer의 load capacitance,
R ON = linear MOSFET의 on-resistance )
(베타 : process transconductance,
g mBUFF : transconductance of a device biased at VC )
VCDL/VCO의 gain은 다음과 같다.
- 제안된 Regulating Amplifier 설계
- two-stage current mirror 기반 설계를 사용한다.
- Inter-stage mirroring ratio (R_M)가 낮게 설정되어 있어, 증폭기가 사실상 single-pole 시스템이 되므로, stabilizing compensation이 필요 없어 설계를 단순화할 수 있다.[1]
- Differential pair의 bias current는 current mirror에 의해 설정되며, loop control voltage (VCP)에 의해 조정됨.
- 증폭기의 transconductance는 다음과 같이 표현된다.
( g m,in은 입력 단의 transconductance )
g m,in이 delay buffer의 transconductance g m BUFF 을 따라가기 때문에, regulating loop의 bandwidth g m,op / C reg도 operating frequency를 추적한다. [2]
따라서, 공정(process) 및 동작 환경(operating environment)의 변화에도 불구하고 PLL/DLL의 안정성을 유지할 수 있다.
- regulating amplifier의 소비 전류는 operating frequency에 따라 자동으로 스케일링된다. [3] (높은 operating frequency에서는 전류 소비가 증가하고, 낮은 frequency에서는 감소하는 구조이므로, 전력 효율적이다.)
- VC와 VCP 사이의 offset을 최소화하기 위해, regulating amplifier의 전류는 VCDL/VCO delay element의 소비 전류보다 2~3배 더 크게 설정된다.
: 이는 높은 saturation margin을 유지하기 위함이다. (작은 offset이 남아 있지만, 이는 PLL/DLL의 정상 동작에 영향을 주지 않음. regulating loop가 더 큰 PLL 또는 DLL 내부에 포함되어 있기 때문임.)
[1]
Inter-stage mirroring ratio (R_M)가 낮게 설정되어 있어, 증폭기가 사실상 single-pole 시스템이 되므로, stabilizing compensation이 필요 없어 설계를 단순화할 수 있다.
: 우선, Inter-stage mirroring ratio의 정의는 첫 번째 stage에서 생성된 전류가 두 번째 stage로 얼마나 전달되는지를 나타내는 비율이다.
따라서, R_M이 낮으면 첫 번째 stage의 전류가 낮게 설정되어 gm_1이 낮아진다. pole 공식은 1/R*C 인데, 첫 번째 stage에서는 R = 1/gm_1 이므로 pole_1 = gm_1/C_1 이고, 이 gm_1 이 낮아짐에 따라서 pole_1 이 매우 작은 값을 가진다. 따라서, pole_2로 조정하는 single - pole system 이 된다.
[2]
g m,in이 delay buffer의 transconductance g m BUFF 을 따라가기 때문에, regulating loop의 bandwidth g m,op / C reg도 operating frequency를 추적한다.
: gm,in이 gm,BUFF을 추적한다는 것은 regulating amplifier의 동작이 delay buffer의 동작에 따라 조정된다는 의미이다. 그리고, gm,in은 regulating amplifier의 transconductance이므로, gm,op와도 연동되어 있다.
즉, [2] 의 의미는 regulating amplifier의 동작이 delay buffer의 동작에 맞춰 조정된다는 뜻이며, 이로 인해 regulating loop의 bandwidth인 gm,op/Creg가 operating frequency를 추적하게 되어 시스템이 주파수 변화에 따라 안정적으로 동작할 수 있게 된다는 의미이다.
[3]
regulating amplifier의 소비 전류는 operating frequency에 따라 자동으로 스케일링된다.
: 우선 regulating amplifier는 delay buffer의 공급 전압을 제어하는 역할을 하며, 이 시스템의 주요 목적은 virtual supply를 안정적으로 유지하는 것이며, control voltage (Vcp)에 의해 구동되며, 주파수에 따라 적절한 전류를 공급한다. Operating frequency가 높아지면, 시스템이 더 빠르게 반응해야 하므로 필요한 전류도 증가하게 된다. Regulating amplifier는 이 요구를 충족하기 위해 소비 전류를 operating frequency에 맞게 조정한다.
- Static supply rejection과 Open loop gain
Static supply rejection은 공급 전압의 느린 변화(정적 변화)에 대해 증폭기가 이를 얼마나 잘 거부할 수 있는지를 나타낸다. 증폭기 출력 mosfet M0 (위의 fig2. 상에서) 가 포화 상태에 있을 때, static supply rejection 는 주로 regulating amplifier의 개방 루프 이득에 의해 결정된다. 개방 루프 이득은 증폭기가 피드백 없이 동작할 때의 증폭률을 말하며, 높은 이득은 공급 변동을 보다 효과적으로 거부할 수 있게 한다. [4]
- Dynamic supply rejection 과 low-pass filter
Dynamic supply rejection은 공급 전압의 빠른 변화(동적 변화)에 대해 증폭기가 이를 얼마나 잘 거부할 수 있는지를 나타낸다. 이는 low-pass filter에 의해 결정되며, 이 구성은 다음 두 가지이다. [5]
1. M0의 출력 임피던스
2. 가상 공급 노드 Vc의 전체 커패시턴스
저역 필터는 고주파 잡음을 차단하는 역할을 하여, 고주파 공급 변동을 필터링한다.
- 최대 동작 주파수
VCDL 또는 VCO의 최대 동작 주파수는 다음에 의해 결정된다.
1. Delay buffer가 요구하는 클록 주기를 달성하기 위해 필요한 가상 공급 전압.
2. M0가 포화 영역에 있도록 유지하는 데 필요한 전압 헤드룸.
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