논문 리뷰

[논문리뷰(3)] A 500-kS/s Continuous-Time Linear-Exponential Incremental ADC Achieving 90.1-dB DR and 103.1-dB SFDR

sejinhan-analogic 2025. 2. 15. 15:11

KEYWORDS

 Analog-to-digital converter (ADC), incremental ADC, continuous-time (CT), discrete-time (DT), linear exponential ADC, cyclic ADC, gain mismatch, circuit reusing, two-step operation, negative-R

논문 리뷰를 본격적으로 들어가기 전에 KEYWORD에 언급된 ADC 공부를 먼저 하고 시작할게요! 

 

[아날로그 공부] Analog to Digital Converter, ADC

 

[아날로그 공부] Analog to Digital Converter, ADC

ADC 정의  Analog to Digital Converter, ADC는 말 그대로 아날로그 신호를 디지털 신호로 변환하는 회로이다. 표본화(Sampling) → 양자화(Quantization) → 부호화(Encoding) 총 3단계를 통해 아날로그(Analog) 신호

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Abstract

 

기존 CT IADC는 전력 소모 크다는 문제점이 있었는데, 이 논문에서는 이의 대안이 될 구조를 제안한다.

이 논문에서 제안하는 ADC의 구조는 9비트의 first-order IADC 와 8비트의 Cyclic ADC를 합친 구조로, 1 stage에서는 입력 신호를 선형적으로 누적하여 대략적인 변환을 수행하고, 2 stage에는 1단계에서 남은 quantization noise를 지수적으로 줄여 빠른 변환이 가능하게 한다. 이로 인해, 높은 SNDR (88.6dB) 및 저전력(2.4mW)로 고효율 성능 구현에 성공했다.

 

INTRODUCTION

 

기존 IADC의 문제점을 해결하기 위한 방법으로 DT(Discrete Time) IADC가 성공적으로 구현됐었지만, 문제점이 존재했다. 입력 네트워크에 전력 소모가 큰 input buffer가 필요하여 시스템의 에너지 효율이 저하된다는 것인데, 이 논문에서 사용하려는 CT IACD 구조보다 평균 구동 전류가 9배 이상 크다. 

CT IADC는 저전력 저항성 입력 구조로 입력 버퍼의 요구사항을 완화하고 에너지 효율을 향상시킨다. [1] 또한 루프 필터의 능동 소자의 속도 요구사항이 낮아져 광대역 IADC 설계에 적합하다. [2]

 

[1]

 

- CT IADC의 입력 구조가 DT IADC의 입력 구조보다 저전력 소모가 가능한 이유

위 그림을 보면, 첫 번째 그림이 DT IADC 구조고 두 번째 그림이 CT IADC 구조이다. 이를 보면 DT IADC의 입력 구조에는 switch가 사용됨을 알 수 있다. DT IADC는 sampling network 방식을 사용하여 샘플링 과정에서 스위칭 동작이 발생한다. 입력 신호를 샘플링할 때 스위치가 켜지면 스위치에 연결된 커패시터 Cin으로 전하가 급격히 유입되며 이때 입력 소스에서 갑작스러운 큰 전하를 감당해야 하기 때문에 큰 전류가 필요하다. 이로 인해 입력 버퍼가 큰 전류를 제공해야 하므로 전력 소모가 크다. 

하지만, CT IADC는 저항성 입력 구조를 가지므로 샘플링 과정이 필요가 없고 신호가 저항(Rin)을 통해 연속적으로 흘러 갑작스러운 전하 이동이 발생하지 않고, 즉 큰 전류가 필요 없다. 따라서 입력 버퍼의 요구 전력이 크게 줄어든다. 

 

[2]

 

-루프 필터의 능동 소자 속도 요구사항이 낮아지는 이유

DT  IADC는 switch capacitor (SC) 회로를 사용하여 루프 필터를 구성하기 때문에 스위치가 주기적으로 on/off 되어야 한다. 이로 인해 RC 시간 상수 설정이 어렵고, 빠른 CLK 속도에서 동작하기 위해 OPAMP의 GBW가 높아야 하므로 고속 증폭기가 필요해 전력 소모로 이어진다.

하지만, CT IADC는 연속적인 신호를 처리하기 때문에 스위치가 없어 SC 회로의 한계가 없다. 그러므로 낮은 GBW의 OPAMP도 충분히 작동 가능하기 때문에 고속 클럭이 필요가 없다. 

SYSTEM-LEVEL DESIGN

 

A. Proposed CT Linear-Exponential IADC

 

이 논문에서는 Continuous Time (CT) Linear-Exponential IADC의 구조와 동작 원리를 설명하고 이를 통해 높은 SNDR(신호 대 잡음 및 왜곡비 Signal-to-Noise and Distortion Ratio) 및 SQNR(양자화 잡음비 Signal-to-Quantization Noise Ratio)을 달성하는 방법을 말한다. 

 

- CT Linear-Exponential IADC의 동작 원리

 

(1) 선형 변환 단계

 

선형 변환 단계에서 k 사이클 후 입력 신호 U는 아래의 식으로 표현된다.

Y[i] : 선형 변환 후 얻은 신호

V[k] : Residue Voltage

 

위 식의 첫 번째 항은 decimation filter을 통해 얻은 것이고, 두 번째 항은 Quantization noise이다.

 

양자화 잡음비 SQNR은 아래의 식으로 얻어진다. 

즉, 양자화기의 레벨 수 Q level과 변환 사이클 k가 클수록 SQNR이 증가한다.

-SQNR (Signal-to-Quantization Noise Ratio)

ADC에서 아날로그 신호를 디지털 신호로 변환할 때 양자화 과정에서 발생하는 잡음인 양자화 잡음과 신호의 비율을 말한다. 

(위 공식에서 Psignal은 신호 전력, Pquantizationnoise는 양자화 잡음 전력이다.)

 

SQNR이 높을수록 양자화 잡음 전력은 작아진다는 뜻이므로, 신호가 더 정밀하게 표현되어 ADC 성능이 향상된다는 의미를 가진다. 즉, SQNR이 높을수록 고해상도 변환이 가능하다. 일반적으로, ADC의 이론적인 성능 분석에 사용된다.

 

-SNDR (Signal-to-Noise and Distortion Ratio)

SQNR과 비슷하지만, 양자화 잡음 뿐 아니라 실제 ADC에서 발생하는 비선형 왜곡과 열 잡음까지 고려한 신호와의 비율을 말한다.

(위 공식에서 Pnoise+distortion은 잡음 및 왜곡 전력이다.)

 

SQNR이 높다는 뜻은 신호의 잡음과 왜곡이 적다는 뜻이므로, 보다 더 정확한 신호의 측정이 가능하다는 뜻이다. ADC의 실질적인 성능을 평가하는 지표이다. 

(2) 지수 변환 단계

이 단계에서는 선형 변환 단계의 잔류 전압 Residue Voltage를 세밀하게 양자화한다. 기존 DT IADC와 달리 Positive Feedback Loop이 들어가 있다. 

 

지수 변환 단계에서 m 사이클 후 잔류 전압 V[k]는 아래 식으로 표현된다.

첫 번째 항은 지수 변환 과정에서 축적된 신호이고, 두 번째 항은 잔류 신호에 대한 지수 감쇠 (Terminal Residue)이다. 

 

따라서, 전체 입력 신호는 다음과 같다.

 

첫 번째 항은 선형 변화의 결과이고, 두 번째 항은 지수 변환의 결과, 세 번째 항은 최종 양자화 잡음이다. 

 

 

따라서, 기존 IADC보다 빠르게 높은 해상도 달성이 가능하다.

 

(3) Decimation filter

 

디지털 출력을 재구성하여 Nyquist 속도로 변환하는데, 기존 IADC 고차 필터 대신 두 개의 적분기를 사용한다. 

첫 번째 적분기 (선형 변환 단계) 로 coarse output을 생성하고, 두 번째 적분기 (지수 변환 단계) 로 fine output을 생성하며, 최종적으로 두 값을 적절한 이득 계수 (위 그림의 G1, G2) 로 더하여 최종 디지털 출력인 Dout을 생성한다.  

-Decimation filter가 필요한 이유

CT IADC와 같은 경우, Oversampling ADC 기법을 사용하여 높은 SNDR을 달성한다. 하지만, 이는 출력 데이터의 샘플링 속도가 매우 높아져 불필요한 데이터 처리 부담을 생성하기 때문에 Decimation filter가 필요하다.

Decimation filter를 사용하여 샘플링 속도를 낮춰 필요한 정보만을 남기며 나머지 불필요한 고주파 성분을 제거한다. 또한, 필요한 최소 샘플링 속도인 Nyquist 속도로 변환하여 처리가 가능하도록 한다.

 

-Decimation filter의 주요 기능

(1) Low-Pass Filtering 

고주파 잡음을 제거하여 신호 품질을 향상시킨다.

(2) Downsampling

불필요한 샘플링 데이터를 줄여 연산량을 감소시킨다.

시뮬레이션 결과에 따르면, 선형 변환 이후 31cycle 동안은 1차 IADC와 동일한 SQNR을 유지하지만, 이후 지수 변환을 통해 사이클당 6.02dB의 SQNR가 증가한다.

결과적으로, 더 적은 변환 사이클로 높은 변환 효율이 달성된다. 

 

B. CT Cyclic ADC at the Exponential Phase

 

(a) z - domain , (b) s - domain

 

위 그림에서 (a) 부분을 보면, Exponential Phase z-domain 에서 SC DAC 를 사용하여 지수적으로 증가하는 피드백 신호 l(t)를 생성한다. 이를 (b) 부분처럼 s-domain으로 바꿔서 l(t)를 분석하면 시간에 따라 변하는 비율이 x가 된다.

이를 수식으로 정리하면 아래와 같다. 

본 논문에서는 x를 2로 설정하여 ax = 0.693으로 계산한다.

 

따라서, 샘플링된 임펄스 응답을 동일하게 맞추기 위해 이득 계수 g를 0.693으로 조정한다. 

 

ELD (Excess Loop Delay) 는 루프 필터에서 발생하는 추가적인 지연을 의미하며, 이는 정확도와 안정성을 저하시킬 수 있다는 문제를 발생시킨다. 

위의 그림 (a) 를 보면, ELD가 적용되면 루프 필터의 임펄스 응답이 변형됨을 알 수 있다. 

이 식을 Without delay와 With delay 항의 식으로 표현하면, 아래와 같다. 

위 식에서 첫번째 항은 이상적인 루프 필터 응답 (Without delay),  두 번째 항은 With delay 루프 필터 응답, 세 번째 항은 이 두 항으로 식을 표현하기 위해 추가된 항이다. 

 

이를 보상하는 방법은 두 단계 (ELDC1, ELDC2) 로 진행된다. 

(1) ELDC1 

위의 그림 (b) 를 보면, ELDC1 보상 방법을 알 수 있다. ELDC1은 ELD로 인해 발생한 오차를 보상하기 위해 입력 신호에 2배의 계수를 곱하는 방법이다. 

 

(2) ELDC2 

위의 그림 (c) 를 보면, ELDC2 보상 방법을 알 수 있다. ELDC2는 ELDC1 다음 단계로, 양자기 입력 경로에 직접 보상을 추가하는 방법이다. l delay 식에서 세 번째 항을 제거하기 위해 양자기 입력에 직접 경로를 추가한다.

이로 인해 최종적으로 보상된 임펄스 응답은 아래와 같다. 

이는 ELD가 없는 이상적인 응답과 동일하므로, 보상이 성공적으로 이루어졌다고 볼 수 있다. 

 

C. Noise Penalty Comparison

 

출력 잡음은 아날로그 루프 필터 뿐 아니라 Decimation filter의 영향도 받는다. 

IADC에서는 변환 사이클 수가 증가할수록 잡음이 감소되나, 지수 부분에서는 Decimation filter의 가중치 변화로 인해 noise penalty가 발생하므로 제안하는 IADC에서는 선형 구간에서는 균일한 가중치를, 지수 구간에서는 가중치 감소 방법을 적용하여 noise penalty를 줄인다. 

결과적으로, 본 논문에서 제안하는 IADC의 noise penalty는 1.25로, 기존 3차 IADC의 값 1.76보다 개선된 값을 가진다. 

CIRCUIT IMPLEMENTATION

 

A. Overall Architecture

 

이 논문에서 제안된 IADC는 다음과 같은 주요 구성 요소를 가진다. 

또한, 이 모든 회로 블록들은 Linear Phase와 Exponential Phase 두 상태에서 사용 가능하다.

 

(1) Single OPAMP with Negative-R

(2) Passive Adder with Attenuator

(3) 5-bit SAR ADC

(4) Data-Weighted Average (DWA)

(5) RDAC 

 

- Linear Phase에서의 동작

 

 <특성>

- 1차 IADC로 동작

- 입력 신호가 직접 적분기로 공급되는데, 이때 입력 feedforward 저항 R2 (2.1k Ω ) 를 사용하여 적분기 출력 스윙을 줄인다. 이로 인해 Full scale로 입력 전압을 사용 가능하다.

- Exponential Phase에서의 동작

 <특성>

- Positive Feedback을 사용하여 지수 함수적 증폭을 수행한다. (R FB 는 3k Ω을 사용한다.) 

- Linear phase에서의 입력 저항 R IN과 feedforward 저항 R2는 사용하지 않는다.

- 적분기의 Capacitor C int는 24pF로 조정하고, 감쇠 저항 Ratten을 34k Ω 으로 변경하여 증폭기의 Gain을 4/9에서 8/9로 조정한다. 

 

B. Opamp and Negative-R

 

 

- 1st stage : Cascoded Inverter-Based Amplifier

nmos 과 pmos 쌍을 이용하여 gm을 두 배로 증가시켰고, cascoding 기법을 사용하여 높은 DC Gain 을 확보한다. 이로 인해 출력 노드가 안정적이고, 전력을 효율적으로 사용할 수 있다.

 

- 2nd stage : Wide Output Swing

M12, M13  :  Cascoding 기법을 사용하여 높은 출력 저항을 제공하여 전압 이득을 증가시킨다. 상단의 전압 강하를 줄여서 출력의 전압 범위를 극대화시킨다.

M14, M15  :  VON, VOP 노등드에서 증폭 동작을 수행한다. 그리고, CMFB 회로를 이에 연결시켜 출력 전압의 균형을 유지시킨다. (CMFB로 바이어스 전압을 해결하여 바이어스 전압으로 인해 출력 전압이 특정 범위로 유지되어 출력 전압이 안정화되도 설정한다.)

M16, M17  :  source follower 역할로, 출력 노드로 신호를 전달하여 출력 스윙이 최대한 넓게 동작하도록 한다.

 

결론적으로, 1.2의 VDD에서 1V의 넓은 출력 스윙을 확보할 수 있다. 

- Negative-R 

위 그림은 Negative-R 회로의 구조이다. Negative-R이란 증폭기의 가상 접지 Virtual Ground에 추가적인 DC Gain을 제공하는 기법으로, Source-Degeneration 구조를 활용하여 높은 정확도를 달성시킨다.

Negative-R로 인해 증폭기의 DC Gain과 UGB가 증가한다. 실험 결과, Negative-R 없이 설계하면 SQNR이 13dB 감소한다.

또한, Opamp의 자체 노이즈 기여도를 줄여 신호 품질을 높이며, 이를 적용하면 Gain Mismatch를 1.3%까지 제한시킬 수 있다. 

Negative-R의 저항값은 가변적인데, 이는 PVT (Process, Voltage, Temperature) 의 변화에 따라 -8.5% ~ 19% 범위인 비교적 안정적인 성능을 유지할 수 있다. 

 

 

CONCLUSION

 

CT Linear-Exponential IADC 는 Wideband와 High-Resolution 구조를 가지며, 낮은 noise와 높은 효율을 동시에 구현할 수 있다. 이는 기존 방식과 비교했을 때 높은 성능으로, 경쟁력을 가진다.