논문 리뷰

[논문 리뷰(4)] An Intrinsically Linear Multi-Rate Continuous-Time Zoom ADC Achieving 97.4-dB DR and 105.7-dB SFDR in 50-kHz Signal Bandwidth

sejinhan-analogic 2025. 2. 19. 15:16

KEYWORDS

Analog-to-digital conversion, continuous time (CT), delta–sigma modulator, intrinsically linear DAC, multi-rate, negative-R, zoom analog-to-digital converter (ADC).

논문 리뷰를 본격적으로 들어가기 전에 KEYWORD에 언급된 ADC 공부를 먼저 하고 시작할게요! 

 

[아날로그 공부] Analog to Digital Converter, ADC

 

[아날로그 공부] Analog to Digital Converter, ADC

ADC 정의  Analog to Digital Converter, ADC는 말 그대로 아날로그 신호를 디지털 신호로 변환하는 회로이다. 표본화(Sampling) → 양자화(Quantization) → 부호화(Encoding) 총 3단계를 통해 아날로그(Analog) 신호

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Abstract

 

이 논문에서는 CT zoom analog-to-digital converter (ADC) 를 제안한다. 이 ADC는 1차 CT 델타 시그마 modulator를 이용한 coarse 변환 단계, 3차 CT 델타 시그마 modulator를 이용한 fine 변환 단계로 구성된다. 

 

먼저, Coarse CT-ΔΣM (1차 변조기)가 coarse 변환을 수행하는데, 이때 변조기의 출력은 1.5비트이다. 이 변조기의 출력을 FIR 필터로 필터링한 후, current-steering DAC가 출력을 생성하여 fine 변조기로 전달한다. 그리고, Fine CT-ΔΣM (3차 변조기) 에서 더욱 정밀한 변환을 수행한다. 

 

coarse 변조기 출력이 fine 변조기로 전달될 때 FIR 필터로 인해 Delay가 발생하는데, 이를 보상하기 위해 coarse 변조기의 샘플링 속도를 4배 증가시켜 지연을 최소화한다. 또한, coarse 변조기는 빠르게 동작하나 최종 출력에서 이의 잡음이 상쇄되므로 상대적으로 큰 입력 저항을 사용할 수 있어 전력 소모가 매우 적어진다. 

 

INTRODUCTION

 

이 논문은 배터리로 구동되는 IoT 무선 센서 노드용 고해상도 ADC 설계를 다루며, 특히 연속시간(CT) 줌 ADC 아키텍처의 효율성 및 성능 향상에 초점을 맞추고 있다.

 

CT ADC는 DT ADC와 달리, 별도의 전력 소모가 큰 입력 버퍼가 불필요하여 전력 소모가 줄어들고, 저항성 입력 덕분에 구동이 용이하다. 또한, 본질적인 안티앨리어싱 기능을 보유하여 추가적인 필터가 필요 없다. 

- CT ZOOM ADC 의 개념

 

CT ZOOM ADC는 SAR ADC + CT ΔΣM의 하이브리드 구조이다. Coarse SAR ADC가 Fine CT ΔΣM의 기준 전압(reference)을 업데이트하며, 이를 통해 ΔΣM의 루프 필터 요구 사항을 완화, 전력 소모 절감한다. 

하지만, 기존 CT ZOOM ADC 의 문제점에는 다중 비트의 DAC가 필요하여 선형성이 DAC의 선형성에 제한된다는 것이 있다. DWA(Data-Weight Averaging) 사용하면 DAC 불일치 오류를 줄이지만, DAC 해상도가 올라갈수록 스위치 개수가 급격히 증가하고 신호 의존적인 잔여 톤(residual tone) 이 발생하여 전체 선형성 저하된다.

 

이 해결책으로, 본 논문에서는 본질적으로 선형적인 DAC가 다.

3레벨 DAC는  0 상태에서 피드백 DAC 동작을 없애 선형성 보장하지만, 양자화 레벨이 제한되어 1단 적분기의 전력 효율을 저하한다. 

5레벨 스위치드 커패시터(SC) DAC는 후속 연구에서 13레벨로 확장 가능하지만 다중 기준 전압 및 스위치 증가로 회로 부담 상승하고, SC DAC에서만 사용이 가능하다.

 

 

- FIR DAC 기반 CT ZOOM ADC 제안

 

 

FIR DAC(유한 임펄스 응답 DAC)을 적용하면 1~1.5비트 양자화기의 피드백 양자화 잡음을 필터링할 수 있으며, 첫 번째 적분기의 입력 스윙을 줄여 에너지 효율 향상하고, FIR DAC 탭 개수는 최대 12개까지 확장 가능하다. 

 

하지만 기존 FIR DAC 방식의 문제점이 있다. 양자화 잡음 자체는 감소하지 않기 때문에 OSR 128 이상 필요 (110dB 이상 SNDR 확보) 하고, 피드백 경로에 추가 지연(delay)이 발생하여 다음과 같은 문제가 발생한다.

(1) 루프 불안정성 문제 유발

(2) 잡음 전달 함수(NTF) 왜곡 → 추가 보상 경로 필요

(3) 첫 번째 적분기와 보상 경로의 합산 노드에서 기생 성분 증가 → 안정성 저하

 

따라서, 이 논문에서 제안하는 개선 사항은 다음과 같다. 

 

(1) FIR DAC을 다중 비트 양자화기로 활용하는 새로운 방식

: 기존 방식 대비 FIR DAC의 효과 극대화하고, 이를 줌 ADC 구조와 결합한다. 

(2) 다중 속도(multi-rate) 동작을 적용

: FIR DAC의 지연의 추가적인 보상 경로의 생략이 가능하다. 

 

INTRINSICALLY LINEAR MULTI-RATE ZOOM ADC

 

A. Overview of the Conventional Zoom ADCs

 

 

 

위의 그림은 기존의 ZOOM ADC의 블록 다이어그램이 나타난다. 이를 보면, 동작 과정을 알 수 있다. 우선, Coarse SAR ADC가 입력 신호를 양자화하고, 이 결과를 사용하여 Fine ΔΣM의 기준(reference) 동적으로 업데이트한다. 그리고, Fine ΔΣM은 작은 잔차 신호(Vres)만 처리하여 노이즈 셰이핑(Noise Shaping) 효과로 에너지 효율 향상시킬 수 있다. 

 

줌 ADC의 출력을 수식으로 표현하면, 

(1) Coarse SAR ADC 출력

(​ : Coarse SAR ADC의 양자화 잡음(Quantization Noise))

 

(2) Fine ΔΣM 출력

( (Signal Transfer Function): Fine ΔΣM의 신호 전달 함수,

(Noise Transfer Function): Fine ΔΣM의 노이즈 전달 함수,

: Fine ΔΣM의 양자화 잡음 )

 

(3) 최종 ZOOM ADC 출력

 

아직 Q1의 항이 남아있기 때문에, Q1이 완전히 제거되지 않는다. 이로 인해 ADC의 전체 해상도가 저하된다. 

 

이 문제점을 해결하기 위해 여러 가지 기존 방법들이 제시되었지만, 추가적인 하드웨어 및 연산이 필요하기 때문에 최적의 해결 방법이라고는 할 수 없다. 이 논문에서는 FIR DAC 및 다중 속도(Multi-Rate) 동작을 활용한 해결책을 제안한다. 

 

 

B. Concept of the Proposed Multi-Rate Zoom ADC

 

위 PART(A) 에서 설명한 기존 ZOOM ADC에서 발생하는 Q1 성분이 남아 있는 문제를 해결하기 위해 Multi-Rate ZOOM ADC 구조를 제안한다.

 

- FIR DAC 도입  

 

:기존 Coarse ΔΣM 출력부에 FIR DAC을 추가하여 본질적으로 선형적인 DAC을 구현한다. 

FIR DAC의 역할은 다음과 같다. 

(1) N-탭 FIR 필터F(z) 를 사용하여 Coarse ΔΣM의 출력을 처리

(2) DAC의 선형성(Linearity) 향상

(3) 양자화 잡음 필터링 효과

 

 

 

하지만, 문제점도 존재한다. 

(1) FIR 필터의 지연(delay)로 인해 출력 지연(Output Delay) 발생

(2) FIR 필터의 탭 수 NN이 증가할수록 지연 증가

 

 

- FIR DAC의 지연 문제 및 신호 누출

: FIR 필터의 지연으로 인해 Path 1 (Coarse)과 Path 2 (Fine)의 지연 불일치(Mismatch)가 발생한다. 이는 잔차 신호 Vres가 신호 누출(Signal Leakage)을 포함하고, Fine ΔΣM의 루프 불안정(Loop Instability)을 유발하여 SQNR 저하한다는 결과를 만들어 낸다. 

 

즉, 문제점은 다음과 같다. 

(1) FIR 필터로 인해 Coarse 경로와 Fine 경로의 타이밍 차이 발생

 

(2) 결과적으로 잔차 신호 VresV_{\text{res}}가 증가 → Fine ΔΣM의 안정성 저하

 

 

- Multi-Rate 동작 도입

 

: Coarse ΔΣM의 동작 속도를 Fine ΔΣM보다 M배 증가시켜 FIR 필터의 지연 문제를 해결한다. 

 

Multi-Rate 동작의 장점은 다음과 같다. 

(1) Coarse ΔΣM 속도를 증가시켜 잔차 신호(Vres)의 신호 누출 감소

(2) 잔차 신호 크기가 감소하면 Fine DAC의 동적 범위(DR) 축소 가능

(3) Fine ΔΣM의 양자화 잡음 Q2감소 → SQNR 향상

 

추가적으로, DR Scaling 계수 Cz를 추가하여 Fine ΔΣM의 양자화 오차를 더 줄인다. 

따라서, 기존 ZOOM ADC 대비 MULTI-RATE CT ZOOM ADC의 장점을 정리하면 다음과 같다.

 

(1) FIR DAC 사용 → DAC 선형성 향상

(2) Coarse ΔΣM의 속도를 증가시켜 FIR 필터의 지연 문제 해결

(3) 잔차 신호 Vres 감소 → Fine ΔΣM의 안정성 향상

(4) Fine ΔΣM의 양자화 잡음 감소 → SQNR 향상

(5) Coarse/Fine DAC을 분리하여 비트 결합(Bit Combination) 불필요

 

결과적으로, 기존 ZOOM ADC 대비 더 높은 성능과 낮은 전력 소모를 달성할 수 있다. 

 

C. High-Level Design

 

최종 출력은 다음과 같다.

위 식에서 기존 의도대로 Q1이 잘 억제된다고 가정하면, Cz가 작을수록 SQNR이 높아짐을 알 수 있다. 

Cz는 FIR 필터의 탭 수 N 및 MULTI-RATE 인자 M 조합이 Cz 값을 결정한다. 따라서, 이는 설계 trade-off 가 발생한다. 

N이 증가하면, Q1 감쇄 효과가 증가하여 Cz가 감소한다. 하지만, 이는 곧 FIR 필터의 Delay 속도도 증가시켜서 잔차 신호 Vres의 누출이 증가한다.

Coarse ΔΣM의 속도를 M배 높이면 지연 보상 가능하지만 전력 소비가 증가하여 N과 M을 균형 있게 선택하는 것이 중요하다. 

 

 

시뮬레이션 결과, 목표 SQNR(108 dB)을 만족하면서 최소 전력 소모를 고려한 최적의 값을 N = 8, M = 4,

결과적으로 Cz = 1/8 이다.

 

 

D. Coarse and Fine DAC Gain Mismatch Tolerance

 

Coarse DAC와 Fine DAC는 각각 다른 속도로 동작하므로 개별적으로 구현된다. 하지만, 두 DAC 간의 이득(gain) 불일치 g이 존재할 경우, 가 Cz(1+g)로 변경되며, 최종 출력식은 다음과 같이 수정되어 Q1 누출이 증가한다.  

 

이 Gain Mismatch g 대한 해결책으로, NTF1을 활용한다. Coarse ΔΣM은 Fine ΔΣM보다 4배 빠른 샘플링 속도를 가지고 NTF1 효과로 인해 Q1의 대역 내 누출이 크게 감소한다. 

시뮬레이션 결과를 보면, g의 변화를 감안해도 SQNR이 105dB 이상 유지되기 때문에 g 불일치를 완전히 제거할 필요 없이 구현만으로 충분한 오차 허용이 가능하다. 

 

FIR DAC는 유닛 슬라이스 간 불일치에 대해 선형성을 보장하지만, FIR 필터 F(z)의 이득이 변경될 수 있다. 이 역시 NTF1을 적용하면 SQNR이 107.8dB로 유지된다.

 

결과적으로, g 와 g ci의 변화를 감안해도 설계 목표인 108dB 에 근접하는 SQNR을 달성 가능하다. 

 

 

CIRCUIT IMPLEMENTATION

 

A. Proposed Multi-Rate Zoom

 

 

설계 요소  적용된 기법  효과
Coarse ADC  1차 CT-ΔΣM + 1.5비트 양자화기 고속 변환 (35.2 MHz)
Fine ADC  3차 CT-ΔΣM + 1비트 양자화기 고정밀 변환 (8.8 MHz)
Passive Adder  Pole 배치 (7 Fs, 9.5 Fs) 루프 필터 안정성 유지
CRES 적용 40 fF 커패시터 사용 면적 절약, 성능 유지
RDAC 3-레벨 RDAC (376 µm²) 저전력, 소형화
1.5비트 양자화기 Strong-Arm Comparator 2개 사용 고속 동작 가능
Negative-R 적용 Fine ADC 첫 번째 적분기에 사용 루프 안정성 유지
ELD 보상 0.5 Ts + RDAC 보상 경로 적용 양자화기 지연 보상
NRZ DAC 모든 DAC에서 NRZ 방식 사용 Jitter 영향 감소, 연산 증폭기 요구 완화

 

 

B. Noise Cancellation Property of the Coarse M

 

 

멀티레이트 줌 ADC의 입력 기준 노이즈 (IRN) 분석을 위해 IRN_coarse 및 IRN_fine을 삽입했다. 분석 결과, R_in, coarse가 증가할수록 IRN_coarse의 노이즈 누설이 증가하여 전체 SNR이 감소한다. 즉, 적절한 R_in, coarse 값 선택이 필요하다.

 

C. Current-Steering DAC

 

전력 소모가 큰 reference buffer을 사용하지 않기 위해 (reference buffer은 높은 전력 소모가 이루어진다.) Interleaved ADC (IADC) 를 사용하여 전력 효율을 개선한다. 이 구조는 위의 그림과 같다.

 

- IADC의 동작 및 성능 분석

(1) 전원 전압 변동에 강함

: 공급 전압이 1.1V ~ 1.3V로 변해도 SFDR 105 dB 유지

(2) CM 레퍼런스 버퍼 사용

: P/N 스위치 간 전류 불일치를 보정하기 위해 사용

(3) 전류 소모 최적화

: Coarse IDAC의 총 정적 전류가 Fine IDAC의 8배 → Cz = 1/8 실현

(4) 출력 임피던스 최적화

: source-degeneration cascode 구조 사용

 

- CM 레퍼런스 버퍼 사용 이유

(1) 공통 모드 신호 유지

: 공통모드 레퍼런스는 여러 아날로그 회로에서 기준 전압 역할을 하여 입력 신호와 출력 신호 간의 공통모드 차이를 최소화하여 정밀도를 높이고, 노이즈를 줄인다. 

(2) 전압 안정성 제공

: 공통모드 레퍼런스 버퍼는 외부 환경 변화나 회로의 동작 상태에 영향을 받지 않도록 설계되어 안정적인 기준 전압을 제공한다. 

 

- Coarse IDAC의 총 정적 전류가 Fine IDAC의 8배 → Cz = 1/8 실현 

시뮬레이션 결과, Multi-rate Zoom ADC 구조에서 fine quantization error를 줄이기에 제일 적절한 N과 M의 값을 선택한 경우 Cz는 1/8이 된다. 따라서, 이를 맞춰야 한다.

 

- source-degeneration cascode 구조

Source degeneration은 소스 단에 저항을 추가하는 방법이다. 이 저항은 source와 drain 사이에 위치하여 게인 감소 및 선형성 향상에 기여한다. 소스 저항 Rsource 는 입력 임피던스를 증가시키고, 출력 임피던스에도 영향을 미친다. 이 저항은 직렬로 추가되어 회로의 내부 피드백 효과를 증대시키고, 그 결과 출력 임피던스를 높인다. 

 

 

Cascode 구조는 두 개의 트랜지스터를 직렬로 연결하여 출력 임피던스를 높이는 기술이다. 첫 번째 트랜지스터는 입력을 받고, 두 번째 트랜지스터는 출력을 담당한다. Cascode 구조에서 두 번째 트랜지스터는 고전압 내성을 제공하고, 전류를 차단하는 역할을 하는데, 이때 첫 번째 트랜지스터가 전류 증폭을 하며 두 번째 트랜지스터가 출력 전압을 증폭한다.

 

즉, 이 두 구조를 결합한 source-degeneration cascode 구조는 

Source degeneration은 회로에 고정된 피드백을 제공하여, 트랜지스터의 비선형성을 줄이고, 임피던스를 안정화시킨다. Cascode는 두 번째 트랜지스터를 추가하여 출력 임피던스를 높이고, 전류 변동에 대한 민감도를 줄인다. 이 결합을 통해, 출력 임피던스가 대폭 향상되며, 선형성이 개선된다. 특히, 출력 전압의 변화에 따른 전류 변동을 줄여주기 때문에 출력 임피던스가 매우 안정적으로 유지된다.

 

- IADC 구조

IADC는 Interleaved ADC의 약자로, 여러 개의 ADC를 병렬로 동작시켜 샘플링 속도를 높이는 구조입니다. 일반적으로 고속 데이터 변환이 필요한 시스템에서 사용됩니다. N개의 ADC를 사용하면 샘플링 속도가 N배 증가한다.

 

 

 

 

D. Negative-R With IDAC

 

- Negative-R의 역할

Integrators는 저항과 커패시터로 구성되며, 이를 통해 신호의 적분을 수행하지만, RC 적분기에서 저항의 크기가 커질수록 전력 소비와 잡음이 증가하게 된다. 이를 보완하기 위해 negative-R이 사용되는데,  Negative-R는 가상 접지에서 저항을 상쇄하여 전력 효율성을 높이고 잡음을 줄이는 데 기여하기 때문이다. 

 

- IADC와 Negative-R의 조합

IDAC (Current-steering DAC)을 negative-R에 적용하면, Rin 값이 더 크고 출력 임피던스가 10MΩ 이상이므로, negative-R의 요구되는 Gm이 반으로 줄어든다. 이로 인해, 전력 효율성과 잡음 효율성을 2배 향상시킬 수 있는데, 그 이유는 IDAC를 사용하면 출력 임피던스가 매우 높아지기 때문에, negative-R에서 요구되는 전도도가 적어도 되기 때문이다.

 

CONCLUSION

 

이 논문에서 제안된 구조는 높은 선형성, 고해상도, 에너지 효율과 소음 성능이 우수한 CT ZOOM ADC이다. 이 ADC는 IoT 센서나 오디오 응용 프로그램에서 정확도와 저전력 소비가 중요한 요구 사항을 만족하는데 적합하다. 다중 비율 연산과 소음형성 특성을 통해 FIR DAC과 줌 ADC를 결합하여 이 목표를 효과적으로 달성할 수 있다.