KEYWORDS
Delta-sigma, analog-to-digital con verter (ADC), open-loop integrator, source follower, switched capacitor circuits, reference shuffling, data weighted averaging
논문 리뷰에 들어가기 전에, Keyword 분석을 먼저 정리해 볼게요!
- Analog-to-digital converter (ADC)
[아날로그 공부] Analog to Digital Converter, ADC
[아날로그 공부] Analog to Digital Converter, ADC
ADC 정의 Analog to Digital Converter, ADC는 말 그대로 아날로그 신호를 디지털 신호로 변환하는 회로이다. 표본화(Sampling) → 양자화(Quantization) → 부호화(Encoding) 총 3단계를 통해 아날로그(Analog) 신호
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- Open-loop integrator : 오픈 루프 적분기는 피드백이 없는 적분 회로로, 입력 신호를 적분하는 역할을 한다. 이 회로는 일반적으로 입력 신호를 계속해서 적분하여 출력을 생성하며, 피드백 루프가 없기 때문에 출력이 일정한 패턴을 따라 변화한다. 주로 신호 처리에서 적분 기능이 필요한 곳에서 사용된다.
- Source follower : 소스 팔로워는 입력 신호를 출력에 그대로 따라가게 하는 회로이다. 즉, 전압 증폭이 없다.
- Switched capacitor circuits : 고정된 시간 동안 캐패시터를 스위칭하여 주기적인 샘플링 및 변환을 수행하는 회로이다. 일반적으로 아날로그 신호를 디지털 신호로 변환하는 ADC와 같은 회로에서 사용된다. 캐패시터를 스위칭하는 방식으로 아날로그 연산을 디지털적으로 구현할 수 있어, 정확한 수치 계산이 필요할 때 유용하다.
- Reference shuffling : ADC 또는 DAC에서 사용하는 기술로, 주어진 레퍼런스 전압을 여러 번 교환하여 정확도를 향상시키는 방법이다. 이 방법을 사용하면, 특정 레퍼런스 전압이 반복적으로 사용되는 것이 아니라, 여러 레퍼런스 전압이 번갈아 가며 사용되어 시스템의 정확성을 높일 수 있다.
- Data weighted averaging : 데이터 가중 평균은 여러 데이터 값에 가중치를 두어 평균을 구하는 방법이다. 이 기법은 일반적으로 DAC에서 출력의 정확성을 높이는 데 사용된다. 각 데이터 값에 가중치를 두어 처리하는 방식으로, 잘못된 값들이 결과에 미치는 영향을 줄일 수 있으며, 출력의 선형성을 개선하는 데 기여한다.
Abstract
이 논문에서는 고속 작업과 효율적인 전력 소비를 위해 SF 기반의 스위치드 캐패시터(SC) 적분기를 사용한 single loop third-order 델타-시그마 ADC를 제시한다. 수정된 피드포워드 구조와 데이터 가중 평균(DWA)을 사용하여 선형성을 향상시키고, 4비트 플래시 양자화기가 고속 비선형 문제를 해결한다.
INTRODUCTION
최신 무선 통신기술의 발전에 따라 요구되는 넓은 대역폭(BW)과 높은 동적 범위(DR)를 갖춘 아날로그-디지털 변환기(ADC)를 보면 여러 문제점들이 있다.
- DT 모듈레이터는 높은 클럭 속도에서의 전력 소비 증가와 op-amp의 대역폭 요구를 만족하지 못한다.
- 높은 차수의 노이즈 형성을 위한 싱글 루프 모듈레이터는 불안정성이 있다.
따라서 이 논문에서는 위와 같은 문제를 해결하기 위해 SF 기반의 SC 적분기를 사용한 단일 루프 3차 수정된 연속 적분기 피드포워드(CIFF) 구조의 ADC를 제안한다. 이는 SF 기반 적분기를 활용해 운영 주파수를 증가시키면서도, 부정확한 이득 계수를 보상하는 방식으로 싱글 루프 구조를 채택한다. 또한, 양자화기 해상도를 높여 인밴드 양자화 노이즈를 줄이고 안정성을 개선한다.
DESIGN CONSIDERATION OF SF-BASED INTEGRATOR
이 논문에서는 SF 기반 적분기를 사용하여 ADC를 설계한다. SF 기반 적분기는 오픈 루프 구조를 가지며, 기존의 클로즈드 루프 적분기보다 전력 소비를 줄일 수 있어 고속 ADC에서 효율적으로 동작 속도를 증가시킬 수 있다.
SF 기반 pseudo-differential 적분기를 사용할 때 목표 성능을 달성하기 위해 다음과 같은 요소들이 고려된다.
(1) Gain Error : 오픈 루프 구조 특성상 정확한 이득을 유지하기 어려울 수 있으므로, 이로 인해 신호 왜곡이 발생할 가능성이 있다.
(2) Common-mode Error Accumulation : pseudo-differential 구조에서는 공통 모드 전압이 적절히 제어되지 않으면 점진적으로 누적되어 회로의 성능을 저하시킬 수 있다.
- Pseudo-differential 회로
: Pseudo-differential 회로는 완전한 차동 회로와 달리, common-mode 신호 제거 기능이 제한적이지만, single-supply 환경에서 차동 회로의 일부 장점을 활용할 수 있도록 설계된 구조이다.
A. Non-Ideal Gains of SF-Based Integrator
SF(Source Follower) 기반 적분기는 두 개의 비중첩 클럭(φ₁, φ₂)으로 동작하며, 이를 통해 샘플링된 입력 신호를 적분한다. 그러나 실제 회로에서는 이상적인 동작과 차이가 발생하며, 이는 주로 Gain Error 및 Gain Attenuation로 인한 것이다.
(1) SF의 Gain Error
: 이상적인 SF는 Gain 이 1이지만, 실제 회로에서는 소자 특성으로 인해 1보다 작은 값을 가진다. 즉, Gain이 1보다 작고 비선형성을 가지므로 신호 왜곡이 발생할 수 있다.
(2) Gain Attenuation (기생 커패시턴스에 의한 이득 감쇠)
: SF 입력단에는 트랜지스터의 게이트 커패시턴스 등 기생 커패시턴스(Cp)가 존재한다. 감쇠 이득 Gcp 은 다음과 같이 표현되므로, 샘플링 커패시턴스 Cs와의 비율에 따라 이득이 감쇠된다.
(특히, Cs가 작아질수록 이득 감쇠가 커져 적분기의 이득 오차가 증가한다. 이는 2단, 3단 적분기에서 문제가 커진다는 의미이다.)
이를 보완하기 위해, SF의 선형성을 높이는 보정 회로 또는 캘리브레이션 기법이 필요하다.
B. Output Common-Mode of SF-Based Integrator
Pseudo-Differential 구조는 차동 신호 처리를 수행하지만, 완전한 차동 구조에서 사용되는 CMFB이 없거나 간소화된 형태로 적용된다.
SF 기반 적분기는 폐루프 구조가 아니므로, 내부 바이어스 전압이 필요하지 않다. 하지만, 출력 공통 모드 전압(VCMO) 은 입력 공통 모드 전압(VCMI), 바이어스 전압(VA), 그리고 M1 트랜지스터의 게이트-소스 전압(VGS1)에 의해 결정된다.
출력 공통 모드 전압은 다음과 같이 주어진다.
따라서, 이상적인 경우에서는 VA와 VGS1의 차이를 VCMI 와 동일하게 설계하면 VCMO는 VCMI을 그대로 따라가므로 CMFB 없이도 출력 공통 모드가 안정적으로 유지될 수 있다.
PROPOSED DT THIRD-ORDER SINGLE-LOOP Delta-Sigma ADC
A. Third-Order Single-Loop Delta-Sigma ADC Using SF-Based Integrators
이 모듈레이터는 다음과 같은 주요 블록으로 구성된다.
(1) SF-버퍼가 포함된 스위치드 커패시터(SC) 어레이
: 입력 신호를 샘플링하고, 피드백 DAC과 연결된다.
(2) 3개의 SF 기반 적분기
: 1단, 2단 적분기는 Delay 적분기이고, 3단 적분기는 Non-Delay 적분기이다.
(1단과 2단 적분기는 기존 SF 기반 적분기와 동일하게 동작하고, 3단 적분기는 CLK을 반 주기 앞당겨 Non-Delay 적분 방식으로 동작하므로 전체적으로 높은 성능을 유지하면서도 지연을 최소화하는 구조가 된다.)
(3) 4비트 양자화기(Quantizer)
: 적분된 신호를 디지털 코드로 변환한다.
SF 기반 적분기의 전달 함수는 Z-Transform하면 다음과 같다.
(이는 SF 기반 적분기의 전달 함수는 이상적인 적분기의 전달 함수와 다르게 비이상적 요소에 의해 왜곡됨을 의미한다.)
Sigma-Delta ADC에서는 Oversampling과 noise shaping을 통해 신호 대역 내의 양자화 노이즈를 줄이는 기법을 사용한다. 이때, transfer function가 신호와 노이즈에 대해 다르게 동작하도록 설계하는데, 신호 성분 U(z) 은 그대로 전달되도록 하지만 양자화 노이즈 Q(z) 는 주로 고주파로 이동하도록 설계한다.
- 신호 성분 U(z)는 그대로 유지되는 이유
: Sigma-Delta ADC 에서는 다음과 같은 Signal Transfer Function (STF) 를 따른다.
이는 저주파 대역에서 거의 1에 가까운 값을 가지므로 신호 성분 U(z) 가 왜곡 없이 유지된다. 이로 인해 저주파 신호는 ADC 내부를 그대로 통과하며 신호 성분이 유지된다.
- 양자화 노이즈 Q(z) 가 고주파로 이동하는 이유 (Noise Shaping 효과)
: Sigma-Delta ADC 에서는 Q(z) 를 직접 줄이는 대신 Noise Transfer Function (NTF) 를 이용하여 노이즈를 고주파로 밀어낸다.
이를 보면, z^(-1) 항이 포함되어 있기 때문에 저주파에서는 NTF 가 작아지고, 고주파에서는 커진다.
이를 Noise Shaping 이라고 하며, 결과적으로 저주파 대역에서 신호 대 잡음비 SNR이 개선된다.
CONCLUSION
이 논문은 3차 디지털 시간(DT) 단일 루프(ADC)에 대해 설명한다. SF 기반 적분기를 사용하여 DT ADC의 BW을 증가시킨다. 전력 소비와 칩 면적을 절약하기 위해 인터폴레이팅 플래시 양자화기를 사용하고, 레퍼런스 셔플링 데이터 가중 평균(DWA)을 사용하여 비선형성을 줄이고 빠른 작동을 달성한다. 실험된 3차 DT ADC는 10MHz 신호 대역폭에서 73.3 dB의 SNDR과 75.4 dB의 DR을 달성한다.